自从2006年引入RoHS法规以来，纯锡成品组件上产生的锡须相关的短路故障已经给我们带来了威胁，并且这一威胁仍是高可靠性的电子制造业的关注重点。但是，我们如何才能在必须使用纯锡的成品组件的情况下减少这种故障呢？

在SMART集团组织的一次研讨会上，一个由专家组成的杰出团队在英国东密德兰的拉夫堡大学齐聚，与来自国防、航空航天和高可靠性的电子行业的诸多工程师分享他们的知识。

在邀请技术委员会成员Charles Cawthorne、电子制造技术专家与导弹系统集团MBDA之前，SMART集团董事长Keith Bryant对在场的所有人表示了欢迎以开始研讨会。

Cawthorne的第一位主讲人是Barrie Dunn博士，多年来他一直担任European Space Agency材料和工艺部门的负责人，并在最近成为了University of Portsmouth工程学院的名誉教授，他还发行了新书Materials and Processes for Spacecraft and High Reliable Applications。他在以开始播放了一段值得注意的时移视频讲述了与晶须发展有关的问题，这段录像由Brown University的研究人员拍摄，展示了锡须的形成和约1微米/小时，40小时时间段内的发展。

宇宙环境向电子系统提出了特别的挑战：高真空、低温和热循环以及宇宙辐射、微流星体和空间碎片。由于距离远并且无法原地维修系统，使可靠性问题变得更为关键，例如旅行者1号在开始运行后的39年仍然能正常工作。虽然要进入太空的设备不需要遵循RoHS，但是太空项目的可靠性显然取决于PCB、零件和装配过程的完整性。关于锡须的问题，航空航天行业的标准是GEIA-STD-0005-2，即“缓解航空航天及高性能电子系统中锡须效应的标准” ，它于2012年修订，明确了三个控制级别。第3级是关于需要送入太空的设备的，其中禁止使用纯锡进行表面处理。

Dunn博士展示了一系列来自其“Black Museum”的插图，这些插图显示了晶须反应对各种各样的镀锡元件和连接器的影响。他还举出了锡晶须引起的通信卫星中系统故障的实例。直径为一微米的晶须可以支持10毫安电流。虽然更高的电流会导致瞬间烧毁，但是高真空条件下的短路可能会导致等离子体放电。Dunn博士收集了在过去32年内的很多锡须效应的数据，其采用了C型环试验及不同的金属基板、阻挡层和锡镀层厚度来引入拉伸和压缩应力，并于不久后公布了结果。其观察到的一个显著现象是，在某些情况下，锡须可能根据不同的衬底和应力水平在几年后才开始生长。电镀铜、有铜阻挡层的锡镀铜、镀锡钢和有铜阻挡层的镀锡钢都表现出了自己的特点，有时这些特点可以预见，有时却不可以，但熔锡电镀却在32年的研究内在任何以上基板中都没出现晶须现象。

由Dunn博士领导的一个代表ESA的工作组开发出了一整套用于创建无铅控制计划的参考方案，其所提出的问题、要求和方法都与公司对无铅部件的使用控制和确保纯锡在制造链不出现的准备计划有关。他给代表们分发了副本，其内容可通过点击此链接来免费下载。

然后Charles Cawthorne介绍了拉夫堡大学的Mark Ashworth博士，他不仅探讨了电镀方法的效果，还首次对拉夫堡的研究和缓解锡须效应的策略进行了展示。以铜、黄铜和合金42为例，晶须生长受以下因素影响：电镀液化学过程、纯锡或锡合金的性质、明亮或无光泽、电流密度、温度、搅拌、基板等电镀参数。研究的沉积特征包括不同温度、湿度、热循环和外加应力条件下的厚度、晶粒尺寸、形态、方向、金属间化合物的构成和元素的扩散效应。其中使用了一个专有的锡电镀工艺。

其主要结论是即便经过五年的存放，通过电镀沉积在铜上的光亮锡并不一定会导致明显的晶须生长，沉积厚度的增加和使用更高电流密度沉积能够减少晶须生长。较高的电流密度往往有利于大爆发而非细丝晶须的形成。而且实验还发现，5000小时存放在55°C和85%的湿度环境下的锡镀铜并没有加速晶须的生长，虽然这些条件比室温有利于形成Cu3Sn金属间化合物。

脉冲电镀可用于控制晶粒结构和锡沉积方向的一种手段，并且在某些情况下，它与直流沉积相比表现出能够减少晶须生长的能力。但更高的脉冲频率可能会导致晶须的加速生长，人们认为这是由细粒度柱状结构造成的。Ashworth博士强调说这些观察到的现象与研究中使用的特定的专用电镀化学工艺有关，并且其他商业配方可能会表现出不同的电流密度沉积的微观结构和晶须生长之间的不同关系。

接下来Geoff Wilcox教授暂时接替了主持人的任务，由Charles Cawthorne开始了自己的演讲。他谈到，自从1946年首次观察到以来，尽管经过了多年的研究，人们对锡晶须形成的机制还是没有完全了解，并且预测建模也仍然无法进行。但是，由于RoHS法规，越来越多的零件只能使用纯锡进行表面处理。因此，RoHS豁免的高可靠性电子产品的制造商除了通过避免或缓解的方式来管理锡铅过时化之外别无选择。他参考了Barrie Dunn已经提到的于2012年11月出版的更新的GEIA-STD-0005-2标准和IEC / TS 62647-2技术标准“含有无铅焊锡的航空电子、航空航天和国防电子系统 第二部分：减少锡的有害影响”，讨论了通过技术标准的锡晶须减缓方法的演变。

按优先顺序排列，常见的缓解措施包括非锡镀层，例如Texas Instruments使用（但很多其他组件制造商并未使用）的镍钯金镀层，向锡镀层中添加了铅或铋，使用镍底层或在24小时电镀时间内进行150°C下的一小时退火镀锡处理，尽管这只有在测试数据时才可以使用。其他可行的缓解措施包括对钢结构部件进行热浸镀锡或热油熔化镀锡处理。需要避免使用没有铜或镍阻挡层和光亮锡的银，镀锡铜和任何镀锡过的黄铜。

Cawthorne还讨论了GEIA-STD-0005-2中定义的缓解控制水平，并评论说所需水平通常是设计部门与客户协商出的一个函数，并且军事应用中的缓解水平通常情况下至少要达到2B级——即主要通过缓解进行风险管理，其中包括设计规则，更多情况是2C级——更多避免措施，更少缓解措施的风险管理。3级管理是通过完全避免来实现的晶须风险管理。他继续讨论了2B级,，2C级 和3级的详细要求，特别是使用保形涂层形成物理屏障。锡及锡合金表面镀层的锡晶须敏感性的定义标准是JEDEC JESD201A，组件制造商使用了这一加速测试，但因为锡晶须是一种不可预知的现象，所以人们对结果的可靠性仍存有一些疑问。

总之，随着标准的发展，他们在组件到组件间距设计规则方面已经变得越来越明确。而且组件终端材料类型、结构和加工作为具体的缓解策略上有了发展。策略都建立在锡铅焊料、保护屏障、组件终端的重新表面处理和装配过程中铅锡焊接对纯锡表面处理的自动覆盖作用。

National Physical Laboratory开展了一系列合作项目，以评估保形涂层在减少印刷电路组件中锡晶须效应的作用。Martin Wickham审查之前的研究结果，并向大家提供了当前工作的最新情况。专门选择了有较高出现晶须的倾向的镀锡工艺，NPL开发了能够检测电气故障的平行板试样。得到的一个观察结果是，故障主要发生在板的边缘，其中完整的涂层厚度在直角弯曲时无法保持，而这种几何形状是组件引线的一个特征。在通过各种技术组装的有24 个SOIC14封装的PCB的基础上，设计出了另一种试样，来实现相邻引脚之间的单个组件的短路测试。八块板的每批产品都会被送到合作放进行涂层处理，再返回到NPL进行测试。该组件会在15伏试验电压下持续监控，并通过一个串联电阻器把电流控制在15毫安。

至今为止，已经制造了九批产品和未涂层的控制组件，在经过涂层处理的样品上出现任何迹象前未经过涂层的样品都表现出了大量的晶须。通过将其比喻成两名击剑运动员来进行说明，Wickham解释了不同的故障模式：包括多个晶须的间歇式短路，以及从涂层一处渗透出去并从另一位置返回的较长短路。他还例举了一些实际故障的例子，和已经有晶须但尚未检测出的情况。它不仅要在六个月后继续使用式样检查故障，还要在十二个月后外观检查组件并建立起控制组件，来观察涂层受温度的影响。未来可能的工作是调查振动和强制空气冷却的影响。

第二部分还有来自SMART Group Steering Committee成员Ian Fox、Micross Components的Mark Walmsley和Mark Ashworth博士的更多讨论。