更低的核心电压和更快的边缘速率推动着标准数字信号的频率发展到GHz范围了。因此，用来补充配电网络（PDN）和抑制信号产生波动的解耦电容就必须也升级到这一范围。然而，比较基础的设计规则和适用于100 MHz以下频率的电容可能无法满足现在的高速数字电路。PDN设计不良可能会导致以下状况：会引起性能不佳和间歇性故障的供电噪音增大、串扰以及电磁辐射。
在大多数情况下，传统的设计指南会推荐把解耦（或旁路）电容器放置于PCB底部BGA下方，这样就可以离IC最近。然而，解耦不是随便将几个电容器放置在每个IC电源引脚的旁边，而是形成RLC网络的过程，这个网络用于提供瞬时开关电流和电流的信号返回路径。一个电容器的等效电路基本上就是一个串联了电容器、电阻器和导体的电路，具体如图1所示。这些分别叫做电容值、ESR和ESL。
最主要的设计依据是串联电容的寄生电感和与之相关的安装方式和通孔感应系数。解耦电容的寄生电感就像是一块与电容串联的小型导体。在频率越来越高的情况下，寄生电感的阻抗也会越来越大（图1），直到开始影响组件的性能。
在关键的100 MHz~1 GHz频带，标准解耦电容的效能几乎全部由它的串联电感决定。使用这一频带的数字逻辑在不断增多。为了达到最佳性能，往往需要低串联电感。然而，电容器的串联电感不是由它自身的ESL决定，而几乎完全取决于电容器的安装位置及其相关扇出通孔的布局。电容器的具体位置无关紧要（只要在IC的2”半径内），因为平面电感是可以忽略不计的。当信号边缘速率翻倍的时候，我们对这些布局细节的依赖程度也随之加倍。如果产品在这一区域的辐射太大，减少噪音的最有效方式就是改善解耦电容器的布局位置，同时减少通孔的回路面积。改善布局可以降低组件的有效电感，从而直接降低功率和接地噪声。正是这种电流路径的电感会产生接地（电源）反弹。
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