闵潇文
应用工程师
Siemens EDA
随着电子产品更新换代的日新月异，推陈出新，电子产品厂商，对于更高效的数据传输速率等需求，日益增长。这也对储存器（DDR)提出了众多挑战，每一代的DDR SDRAM，都会带来新的技术更新与迭代。据悉，2019年2月，JEDEC(固态储存协会) 正式公布了DDR5内存标准，同时JEDEC表示，DDR5有望对下一代电子产品的性能产生巨大提升。根据市场研究公司international data corporation的调研结果，DDR5的需求预计从2020年开始呈现增长趋势，并将于2021年夺下DRAM市场的22%，截至到2022年，DDR5的市场需求，将会持续增长至43%
相对于之前的DDR3与DDR4，DDR5在各个性能上有了显著提升，根据研究表明，它具有更高的性能和更低的耗能。与DDR4相比，DDR5具有更高的带宽，更大的密度。同时，DDR5还具有更好的刷新方案，改进的命令总线效率，以及增加的存储体组以获得额外的性能，
但是，在现有的设计流程之下，面对新的DDR5项目，设计工程师也许会面临前所未有的挑战。传统的DDR总线设计流程里，工程师通常选择遵循IC供应商的指导手册进行布线，在完成总线布线后再进行全板仿真。这样的仿真方式，通常耗费大量的时间，并且工程师也缺乏对设计空间的探索，从而导致对于设计余量的把握不足。然后，工程师一旦完成布线后，若有任何设计问题，再次的整改与仿真，将会浪费大量的人力物力，极大降低设计效率，严重者甚至会导致重新布线。在DDR5的项目设计中，这种缺陷会被进一步放大。
设计的一次成功，对企业来讲，是至关重要的。根据相关研究表明，由于不充分的分析，每个项目平均经历2.9次re-spin。然而，若设计能够一次成功，企业预计将节约36天的工时和82.6K美金，极大提升了设计效率，并节约设计成本。那么如何实现DDR5项目背景下，设计的一次成功呢？这与一个好的设计流程，是息息相关的。
Simense EDA 推荐使用渐进式的DDR仿真，从以下几个方面，对设计流程进一步优化。首先加强需求的审核过程，增加布线前分析。布线前的分析，能有效帮助工程师进行PCB物理规划，扫描确定有效的设计空间，确认布线流程，有效把控设计风险。Simense EDA的Hyperlynx linesim产品，可以快速获取复杂的拓扑，快速扫描设计变量，以帮助工程师确定最佳的设计方法。并且HyperLynx LineSim 可在布线前对过孔进行 3D 的建模，方便工程师精确选型和进行叠层设计。
与此同时，为达到尽早发现问题，快速解决，提升设计效率的目的，工程师还需要将布线后的一次性仿真拆分为多个阶段，对仿真流程进行“左移”。Simense EDA的Hyperlynx产品，也可在此过程中，提供最优解决方案。Hyperlynx BoardSim可自动提取布线后的PCB设计模型，以确定高速信号电压和时序余量。并且BoardSim将新增脉冲响应分析和DDR批量仿真功能，并通过 Hybrid Solver 与 BoardSim 环境的集成。可避免在 Power-Aware 仿真中对于 DDR 总线拓扑的搭建。
最后，DDRx Wizard 可自动执行信号完整性和时序分析，指导设计师逐步分析整个 DDR 接口。近些年来，随着市场如火如荼地等待DDR5器件的正式使用，随之而来设计工程师的挑战也逐渐浮现。例如：高数据速率存储器采用串行链路滤波技术，如均衡，以确保信号质量。然而这些滤波方法仅有AMI模型建模。DDR5由于其特性，会有更快的速度和更低的电压摆幅，因此，均衡是一个愈加重要的议题。在DDR5技术的背景下，设计工程师需要使用控制器和内存的先进模型来仿真新的DDR5接口。对于设计工程师来讲，无疑于是一个巨大的挑战。而Siemens EDA的DDR Wizard解决方案，可以有效协助用户，迎接新的挑战。
现如今，众多电子行业头部厂商，已经开始积极利用DDR5的优势，开发并更新迭代新的产品。Siemens EDA为更好地帮助客户，提高新一代DDR设备的设计效率，让设计流程更加高效，可靠。
Siemens EDA将于2021年3月17日举办“渐进式的DDR仿真”线上研讨会。闵潇文将在研讨会上系统介绍，如何采取更优的设计流程，以应对新技术带来的挑战，同时也会系统介绍Siemens EDA Hyperlynx产品的相应功能，帮助客户实现更稳定，更高效，更可靠地完成设计。
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来源：Mentor PCB及IC封装设计
