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半加成工艺与异构集成

三月 15, 2022 | Happy Holden, I-Connect007
半加成工艺与异构集成

半加成工艺(Semi-Additive Processes,简称SAP)并非新工艺。早在1978年,我就使用了这种方法。MacDermid有一种名为PLADD II(电镀加成)的新型SAP工艺。这种工艺将阳极氧化铝箔涂覆于层压板上,钻孔后可以很容易地将其蚀刻掉,后续使用特殊的化学镀铜进行薄金属化。

从2000年到2010年,Karl Dietz在其“技术讲座”专栏中多次撰写了关于SAP的文章。2010年的专栏文章提供了关于铜厚度、抗蚀剂厚度和工艺分辨率之间关系(见表1)。Karl开办了许多技术讲座,内容涉及“精细走线成像”及相关主题,如抗蚀剂附着力、显影、精细走线蚀刻、剥离和图形电镀。

 

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表1:铜厚度、抗蚀剂厚度和工艺分辨率之间的关系

 

半加成工艺

传统的mSAP工艺使用半盎司铜箔或超薄铜箔(通常带可剥离保护膜),厚度为5~9μm。通常会使用铜闪蚀,并使用镀锡作为抗蚀剂。

用于倒装芯片的IC载板一直是这项技术的前沿,但在2005年后,很快就转变为使用日本ABF膜(Ajinomoto Build-up Film)。ABF是在裸蚀刻真空层压介质膜上进行加成化学镀。

高阶改良SAP(amSAP)工艺消除了铜闪蚀,并提高了对薄铜箔的利用。

Averatek的新型A-SAP™️(纯加成法工艺)从层压板上经过处理的铜箔开始,但钻孔后,铜箔被蚀刻掉。这使得新一代纳米颗粒Liquid-Metal Ink™️催化剂可用于制备细晶粒化学镀铜表面。在图形电镀和剥离抗蚀剂后,这种化学镀铜厚度只有0.7~1.2μm,可以在没有抗蚀剂的情况下闪蚀。这类工艺见图1所示。

 

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图1:3种常见的SAP工艺:mSAP、amSAP和A-SAP™️(来源:Atotech)

 

采用改进过的新型催化剂和化学镀铜产品后,各种SAP工艺能力的对比见表2,包括用于倒装芯片和IC封装载板ABF工艺的SAP和图形电镀。

 

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表2:各种精细走线工艺的对比,包括Averatek的新型A-SAP™️

 

趋势很明显,有机PCB载板正在继续向线宽/线距小于5μm前进。最重要的特性是介质的表面平滑度和平整度。图2展示的是2019年IEEE异构发展路线图,随着器件间距和SAP工艺技术的发展,线宽/线距不断减小。

 

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图2:0.25mm间距BGA的线宽/线距,采用新工艺后线宽不断减小(来源:IEEE异构集成发展路线图)

 

直接金属化

行业在取代化学镀铜的直接金属化工艺方面取得了相当大的进展,为mSAP、amSAP引入了更简单、成本更低的工艺。经验证的直接金属化工艺中新加入了0.2~0.3μm的铜蚀刻,以消除铜表面的碳。

表3给出了与化学镀铜相比简化了的金属化工艺。直接金属化工艺更容易控制,还具有所需空间仅为化学镀铜工艺三分之一的优势,并且环保。

 

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表3:SAP金属化工艺对比

 

异构集成半导体晶体管几何结构不断缩小造成了这样一种情况:将非常大、非常复杂的晶片分解成更小的晶片,并将这些“模块化”名为Chiplet的小芯片结合起来,似乎成本更低,采用超细线宽/线距、超小通孔、微小的分立元件放在有机载板上,形成“系统级封装”,现在称为“异构集成”,如图3所示。

 

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图3:异构集成将晶片和分立元件集成到精细走线载板(如PCB)上(来源:IEEE HIR)

 

设计中,需要平衡走线几何结构以及超HDI技术的内层间损耗。VeCS创新技术能使用更少的空间为任意内层提供垂直走线、易于电镀和减少电寄生等优势。

HIR的日益复杂将为这些载板增加更多功能,并形成如图4所示的模块,其中包含各种材料/连接的IC芯片、埋元件、RF天线、光波导甚至能量存储。

 

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图4:IEEE发展路线图中的异构集成愿景(来源:IEEE)

 

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图5:异构集成的介质厚度和线宽线距形状之间的权衡是PCBIC基板、超HDI WLP/PLP 和晶圆中介板后道工艺(back-end ofthe line,简称BEOL)的重叠技术(来源:YOLE Development)

 

结论

YOLE Development对到2030年时电子产品封装前景的预测不确定。目前,能达到5微米线宽/线距,到2030年,线宽/线距将降低至1微米以下。

更多内容可点击这里查看,文章发表于《PCB007中国线上杂志》22年2月号,更多精彩原创内容,欢迎关注“PCB007中文线上杂志”公众号。

标签:
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