大模型支撑的生成式 AI“热度”持续升温，不仅有望深度赋能千行百业，也在激发半导体产业链自上而下的深刻变革。

在 11 月 10 日开幕的 2023 ICCAD 上，Cadence 副总裁、中国区总经理汪晓煜在题为“步入芯片和系统设计新范式”的演讲中提到，摩尔定律不仅反映了半导体行业的发展规律，也推动了整个信息技术领域的创新和变革，人工智能、5G 通信、HPC、自动驾驶和工业物联网等新的应用需求、算力和能效要求对于芯片和系统设计提出了更高的要求。在此趋势下，芯片和系统设计的复杂性也不断增加，如何利用生成式 AI 解放生产力将成为制胜关键。Cadence 厚积薄发，全面打造了“芯片到系统”的 AI 驱动 EDA 方案，助力全产业链共创共赢。

 

数字化革命和转型驱动 EDA“AI”化

汪晓煜在开场中直言，半导体进步的核心推力是持续提升经济附加值，在半导体进入晶体管时代开始催生了一系列产品和应用繁荣，从大型计算机到家电，到个人电脑 PC，再到智能手机，以及兴起的智能终端、智能汽车等等。
在摩尔定律的引领下，多重技术和多种应用共同驱动市场持续增长，半导体行业持续蓬勃发展。汪晓煜引用数据提到，预计到 2030 年，全球半导体规模将超过 1 万亿美元，而人工智能、5G 通信、HPC、自动驾驶和工业物联网等催生的智能电子系统市场也将有望在 2028 年达到 3 万亿美元规模。
在经过第一次工业革命开启蒸汽机时代，第二次工业革命开启电气化时代，第三次工业革命开启自动化时代之后，汪晓煜认为，第四次工业革命开启的是信息化和数字化时代，之前三次工业革命是通过单一技术的变革来实现突破的，即从蒸汽机到电力再到计算机，在第四次工业革命早期互联网技术的普及推动了信息化。在目前阶段是整个社会从信息化转向数字化，我们可以称之为后工业 4.0 时代，AI 成为驱动核心，半导体则承载着 AI 技术和应用的落地，通过AI和半导体技术的不断发展催生智能系统的应用和普及，进而才能推动整个社会的数字化转型。
而要构成一个真正意义上的智能系统，不止是芯片层面软硬件的结合，还必须实现一定的感知能力、学习能力和计算能力以及海量数据的融合。汪晓煜指出，整体而言，智能系统需要软硬件系统与 AI 的高度融合。
相应的，这也引发了芯片设计和智能系统融合的挑战。汪晓煜提到，摩尔定律推动工艺提升，线宽缩小势必带来更复杂和更大规模的设计。尽管考虑经济效益，可以采用 3DIC 和先进封装设计，但对散热、信号完整性、电磁效应、良率和可靠性都产生一系列的挑战，基于传统 EDA 设计流程已然难以应对挑战。
汪晓煜指出，芯片复杂度将在下一个十年增长 100 倍，而采用先进工艺节点设计的芯片数量将增加扩大 4 倍，基于传统的设计流程，势必需要大量的半导体人才才有可能实现设计目标的需求。但是现实的问题是无论中国还是全球，半导体人才的短缺都不是短时间可以解决的问题。为了应对这些挑战，AI 驱动的 EDA 解决方案已成为“首选”。

对此汪晓煜进一步表示，EDA 工具需更快响应新需求，需要更进一步的智能化，实现多运算、多引擎才能加快芯片迭代速度，支撑半导体业向后摩尔时代发展。通过 JedAI 平台，设计流程可从大量数据中通过自主学习，不断优化，进而最终减少设计人员的人工决策时间，大幅提升生产力，从而不断地提升生产力。
汪晓煜进一步介绍，利用 LLM 技术将生成式 AI 扩展到设计流程中，可以有效提升验证和调试效率，加速从 IP 到子系统再到 SoC level 的代码迭代收敛。

 

打造“芯片到系统”的 AI 驱动 EDA 方案

Cadence 作为全球 EDA 行业的领导企业，在业内第一个推出了全面的“芯片到系统”AI 驱动的 EDA 工具平台 Cadence JedAI Platform，包括 Verisium 验证、Cerebrus 物理实现、Optimality 系统优化，Allegro X AI 系统设计及 Virtuoso Studio 模拟开发设计等五大平台和分别对应的 AI 加持的 EDA 工具。通过 JedAI 这个统一的数据平台，可以有效地进行数据的存储、分类、压缩和管理，推动 EDA 工具和设计流程的自我学习优化，从而实现生产力的极大提升以及功耗、性能和面积（PPA）的进一步优化。

Cerebrus 作为 Cadence 首款创新的基于机器学习的数字实现工具，可推动数字芯片设计流程高度自动化、智能化，让客户可以达成严苛的芯片设计目标。汪晓煜提到，Cerebrus 在客户超过 200 款芯片流片过程中的战果辉煌，如在 3nm 多核 CPU IP 的漏电优化中提升 38%、5nm GPU 设计效率提升 8 倍、7nm 智能驾驶 SoC 时序优化提升 60% 等。
随着 SoC 复杂性不断提高，验证往往比其他工程任务更加消耗算力和人力，如何缩短验证周期已成为产品按时上市的关键。汪晓煜指出，通过部署 Verisium 平台，汇集所有波形、覆盖率、报告和日志文件等验证数据于 JedAI 平台中，在此平台上建立机器学习模型和发掘更多特定指标，进而将其应用于全新系列工具上，从而极大地提高验证工作效率。从其表现来看，无论是 10 亿门手机 SoC 设计改进、存储控制器 IP 的快速抖动分析、RISC-V GPU 的 RTL 改进验证，均可分别提升 20、30 和 60 倍，功力强大。
此外，一直以来 PCB 设计中的布局布线是一个耗时的手动过程，且影响上市速度。而 Cadence 推出的 Allegro X AI 技术，可自动执行器件摆放、金属镀覆和关键网络布线，并集成了快速信号完整性和电源完整性分析功能，为当前高速、高密度、多层的复杂 PCB 设计布线提高了生产力、优化了质量。汪晓煜介绍案例时说，使用 Allegro 平台的生成式 AI 功能，单层计算机开发板布局布线效率能提升 57 倍，消费 IoT 板布板时间能减少至 48 倍，自动驾驶 PCB 板的布局布线效率提升最高达 39 倍。
可以看到，Cadence 在 EDA 全流程领域的“AI”化带来了复杂芯片设计和 PCB 设计的大解放。
汪晓煜最后强调，Cadence 将不断通过 AI 赋能和优化 EDA 方案，着力形成真正意义上的多模块、多功能设计中心化，从而全面提升芯片设计生产力，这是芯片设计的未来。
值得一提的是，在 11 月 11 日的 ICCAD 技术论坛上，Cadence 技术总监郑如雷还带来了搭载最新生成式 AI 技术的 Cadence Virtuoso Studio 的演讲。随着云计算、人工智能、自动驾驶、5G 通信、工业物联网的发展，带动了高端芯片需求不断走高，芯片设计的复杂度和成本也在急速提升。据统计，5nm 设计成本约为 4 亿美元，3nm 则为 5 亿美元，2nm 更是高达 6.35 亿美元，为支持 Cadence 智能系统设计战略，满足工艺迁移需求，减少流片成本和加快上市，Cadence 推出了全新的 Virtuoso Studio 工具。

据 Cadence 技术总监郑如雷在题为《Cadence Virtuoso Studio and Cadence Spectre Platform——重固定制 IC 设计》的演讲中介绍，Virtuoso Studio 支持在既定的工艺技术上重复使用现有的 layout，通过自定义布局和自动化布线，在新的工艺技术上快速重建迁移后的 layout。此外，还可以自动将源原理图的实例、参数、引脚和连线从一种工艺技术映射到另一种工艺技术。使用 Virtuoso ADE 仿真环境和基于 AI 的电路优化技术，可对映射的原理图进行优化和验证，确保更新后的原理图能够满足所有必要的设计规范。

迎接生成式 AI 在 EDA 工具的革新浪潮，Cadence 知行合一，打造的“芯片到系统”的 AI 驱动 EDA 方案也将持续助力半导体全产业链在释放“生产力”的征程中加速前行。

 

来源：Cadence 

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